[LHC] SoC completo open hardware

[Henrique Almeida]

 Obrigado, Euripedes.

 Segue o status report, por enquanto testei o yosys e o migen. O yosys
funcionou de primeira e perfeitamente. O migen dá um pequeno trabalho
para usar. Já vi que para usar o misoc com ele vou ter que criar um
script de "plataforma" para poder gerar um código verilog coerente.

 Novos complementos para a lista:

 Cores:
 https://github.com/enjoy-digital/liteusb
 https://github.com/enjoy-digital/litesata

 Clone do misoc:
 https://github.com/enjoy-digital/litex

 Parsers de VHDL:
 http://www.edautils.com/vhdl2verilog.html
 http://www.verific.com/

 Place and route mais avançado que o graywolf/qroute:
 https://soc-extras.lip6.fr/en/coriolis/coriolis2-users-guide/

 Standard cell sets:
 http://www.vlsitechnology.org/html/libraries.html


2015-12-29 10:31 GMT-02:00 Euripedes Rocha Filho <rocha.euripedes at gmail.com>:
> NA lista de linguagens tenho usado o MyHDL( www.myhdl.org ) para verificação
> de código Verilog/VHDL com sucesso. Estou pra começar alguns experimentos
> pra síntese mais elaborados nos próximos dias.
>
> Em qui, 24 de dez de 2015 às 12:20, Henrique Almeida <hdante at gmail.com>
> escreveu:
>>
>>  Olá, hoje consegui reunir uma coleção de programas para se
>> desenvolver um computador completo open hardware, desde o processador,
>> incluindo os dispositivos de I/O, até a geração do circuito ASIC de
>> forma compatível com os processos de foundries conhecidas.
>>
>>  Por enquanto eu apenas coletei a lista de programas. Ainda não
>> utilizei nenhum deles, muito menos consegui juntar todos eles em um
>> processo coeso.
>>
>>  Segue a lista:
>>
>>  Linguagens de programação:
>>  https://github.com/m-labs/migen
>>  https://chisel.eecs.berkeley.edu/
>>  http://iverilog.icarus.com/
>>
>>  SoC básico (barramento, rede, I/O, processador LM32, etc.):
>>  https://github.com/m-labs/misoc
>>
>>  Processadores RISC-V:
>>  https://github.com/ucb-bar/rocket-chip
>>  https://github.com/ucb-bar/rocket
>>  https://github.com/ucb-bar/riscv-boom
>>  https://github.com/ucb-bar/zscale
>>
>>  Wi-Fi:
>>  https://warpproject.org/trac
>>
>>  GPU:
>>  http://miaowgpu.org/
>>  https://github.com/asicguy/gplgpu
>>
>>  Síntese (front-end):
>>  http://opencircuitdesign.com/qflow/
>>
>>  Síntese (Verilog 2005), otimização, verificação:
>>  http://www.clifford.at/yosys/
>>
>>  Cell/pin placement:
>>  https://github.com/rubund/graywolf
>>
>>  Detail router:
>>  http://opencircuitdesign.com/qrouter/
>>
>>  Layout viewer:
>>  http://opencircuitdesign.com/magic/
>>
>>  Standard cell sets (0.5µm ~ 45nm):
>>  http://vlsiarch.ecen.okstate.edu/flow/
>>
>>  Open source FPGA workflow (bonus):
>>  http://www.clifford.at/icestorm/
>>  https://github.com/cseed/arachne-pnr
>>  http://xc3sprog.sourceforge.net/
>>
>>
>> --
>>  Henrique Dante de Almeida
>>  hdante at gmail.com
>> _______________________________________________
>> Lista do LHC <http://lhc.net.br>
>> HSC at listas.tia.mat.br
>> http://listas.tia.mat.br/listinfo.cgi/hsc-tia.mat.br
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 Henrique Dante de Almeida
 hdante at gmail.com